在電子設(shè)備中， 電源的穩(wěn)定性很重要，電源對紋波噪聲的抑制能力也同樣重要。用來描述對電源紋波噪聲的抑制能力，通常用電源抑制比(Power Supply Rejection Ratio)來表征，它是衡量電源供應(yīng)的穩(wěn)定性和對干擾的抑制能力的重要參數(shù)。是經(jīng)常在電子放大器（特別是運算放大器 ）或穩(wěn)壓器等規(guī)格書出現(xiàn)的參數(shù)。
電源抑制比（Power Supply Rejection Ratio）簡稱PSRR，它以電源輸入紋波和輸出紋波的對數(shù)比來計算，單位為分貝（dB），其計算公式為：
PSRR測試應(yīng)用
PSRR在電源管理芯片（PMIC）中應(yīng)用廣泛，覆蓋包括電源穩(wěn)壓器、放大器等器件或電路的性能評估。尤其在當(dāng)今典型的系統(tǒng)為處理器（如GPUs, SoCs, FPGAs）、高速串行接口（如SerDes，PCIe，USB）、高速并行數(shù)據(jù)（如DDR、LPDDR、GDDR）以及多路電源同時工作的需要穩(wěn)定電源供應(yīng)且對電源干擾抑制力較高的低壓供電場景中，電源軌上的紋波噪聲來自于電源的開關(guān)噪聲和諧波、數(shù)字信號串?dāng)_、時鐘耦合等諸多因素，系統(tǒng)對信號很敏感，如果電源對紋波噪聲的抑制能力不夠，會直接導(dǎo)致信號抖動、產(chǎn)生誤碼、影響系統(tǒng)穩(wěn)定性并導(dǎo)致系統(tǒng)效率降低。
如下圖為一款用于人工智能（AI）的存儲器LPDDR，其工作電壓已低至0.5V，預(yù)留給電源的紋波噪聲裕量越來越小。
鑒于其低電壓的電源需求及高吞吐量的特性，要保障其持續(xù)運行在高算力的AI應(yīng)用場景下，高穩(wěn)定且對紋波噪聲高抑制能力的電源供應(yīng)是必要的保障，如果電源紋波噪聲抑制能力不夠，系統(tǒng)會存在如下風(fēng)險：
● a）紋波噪聲抑制力差直接影響電源的優(yōu)化，降低系統(tǒng)的能效； ● b) 電源微小的紋波噪聲可能導(dǎo)致芯片數(shù)據(jù)失真或芯片算法錯誤，影響芯片算法的可靠性和準(zhǔn)確性； ● c)在處理射頻信號以實現(xiàn)通信或感知功能的應(yīng)用中，影響通信質(zhì)量并可能導(dǎo)致感知錯誤等問題 因此，對該場景下的電源紋波噪聲抑制能力就變得愈發(fā)重要。
